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91divine
Guest
Jungs, die ich haben ein VHDL-Code für ein digitales Filter 4. Ordnung entworfen. Es müssen 10-Bit-Eingang von einem ADC und es sollte 10bit Ausgang geben. Aber der Simulator zeigt eine Fehlermeldung, dass die Ausgabe sollte 20bit (doppelte der Eingang). Kann jemand mir helfen in der Quantisierung von 20bit auf 10bit-Ausgang für meine weitere Anwendungen. Ich habe den Filter in Abbildung 2 der [URL = "% http://algos.inesc-id.pt/ 7Epff/newcms/publications/Daitx-SCS08.pdf"] Dieses Papier [/URL] codiert