DFT für FPGA

[rogger123]

Hallo, Wäre es möglich, DFT für FPGA-basierte Designs haben. Ich meine tatsächlich Scan-Ketten?

 

[eda_wiz]

DFT-Logik benutzt wird, um den Chip für fabrikmäßigen Herstellung / Fertigung Fehler durch Wafer-Kontamination, Variation in Doping-Test, Shorts / in Silizium etc. öffnen .. seit FPGA bereits manfuactured und getestet wird,,, ist DFT Logik nicht in FPGA-Designs erforderlich.

 

[videohu]

Ich denke, man kann DFT-Schaltung in FPGA einfügen, um Ihre gestalteten Schaltungen zu testen. JTAG Schaltung von Natur aus in FPGA wird verwendet, um FPGA-Test und für Debugging-Zwecke.

 

[eda_wiz]

[Quote = videohu] Ich denke, man kann DFT-Schaltung in FPGA einfügen, um Ihre gestalteten Schaltungen zu testen. JTAG Schaltung von Natur aus in FPGA wird verwendet, um FPGA-Test und für Debugging-Zwecke. [/Quote] Test für das, was? gut, wenn u um die Schaltung für die Funktionalität an verschiedenen Knoten in der Schaltung überprüfen wollen .. u können, dass es besser mit Software-Tools (wie ChipScope Pro für Xilinx). ok trotzdem nehme u legen Sie die Scan-Kette in FPGA-Logik, wie schlecht u testen ... (ATE, die Millionen von Dollar kosten die ATPG Muster Pumpe und die Ergebnisse analysieren incase von ASIC testing), wenn u, um diesen Prozess manuell durchführen wollen ... .. Ich denke, es wird sehr, sehr schwierig

 

[andromeda]

Wenn Idee ist, backanotated Netzliste (nach dem Scan-Chain-Insertion) für die FPGA-Prototyping benutzen, könnten Sie versuchen, zu den berühmten Foster-Benning Buch zu finden, decken sie diese Angelegenheit. Aus meiner Sicht gibt es einige Vorteile in diesem anstelle von RTL für FPGA (wie Prüfung von Design, das wirklich in Chips, nachdem alle toll Veränderungen, ECOS, ...). Aber sind dis-advanteges, dass man Skripte für backanotation entwickeln müssen, wird FPGA Flächennutzung ärmer durch Ersatz von ASIC-Bibliothek mit FPGA Zielbibliothek anstelle von reinem RTL, ... Natürlich sind FPGAs vorgeprüft und Sie brauchen keine scanchain für funktionale Zwecke auf sie. Aber, wenn Sie aprouch mit Back-anotated Netzliste verwenden, können Sie Ihre ATPG Tests auf FPGA laufen zu post-Überprüfung aller Transformation in Front-und Back-End-flow.