Design Problem der Hysterese Wechselrichter!

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gdhp

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Hallo alle Ich bin der Gestaltung einer Hysterese Wechselrichter. Die Struktur besteht aus drei Wechselrichter zusammen. Die Stromversorgung erfolgt 3.3v. Das Auf und Ab triger Spannung über 0,5 V und 1,1 V. Kann jemand ein paar Vorschläge dazu, wie Sie die triger volage ändern? und kann einige geben einige materestrials? Vielen Dank!
 
hallo Seniorenhandy können Sie erklären, es im Detail? thanks!
 
Sie können den schematischen mit DC-Eingang (in) Grundstück I1 Eingang und vout simulieren. achten Sie auf die Übertragung Spannung von I3 I5 und I2 I4 ist der Unterschied
 
ersten thankyou Sonnenkönig i haben die simulation.and haben Einstellen der Schaltung an die Trigger-Spannung erhalten. aber die Wellenform der Ausgang ist sehr schlecht und die Verzögerung ist groß. so können Sie mir sagen, wie man die Verzögerung zu minimieren? Was steuern die Verzögerung? haben einige Materialien über den pos-Wechselrichter?
 
hallo gdhp die Schaltschwellenspannung einer inv wird durch die kn / kp der NMOS-und PMOS-FET bestimmt. wenn Sie den Wert 1, I2 ausgeschaltet ist und I4 ist und parallel zur I5; wenn aus 0 ist, wird I4 ab und I2 eingeschaltet ist und parallel zur I3. Werte von kn / kp in diesen 2 Zustand verschieden sind, so der Auslöser Spannungen. beziehen sich auf CMOS-Schmitt-Trigger-Abschnitt Rabaey die "digitale integrierte Schaltungen" für Details. um die Verzögerung zu verringern, machen die W / L von Transistoren größer.
 
Hallo vale Ich denke, die Verzögerung nicht nur von w / l. bestimmt weil in der pos-Wechselrichter gibt es ein Feedback. jede Anregung?
 
[Quote = gdhp] Hallo vale Ich denke, die Verzögerung nicht nur von w / l. bestimmt weil in der pos-Wechselrichter gibt es ein Feedback. jede Anregung? [/quote] das ist positives Feedback Steuerung Spannung Schaltpunkt, nicht im Zusammenhang mit Verzögerung. was sind die W / L-Werte von L2 Wechselrichter?
 
Hallo vale der W / L ist 2/0.34 und 6/0.34 der L2-Wechselrichter. In meiner Schaltung, die Verzögerung etwa 2-4ns ist, ist es zu groß, um meine requiment. Aber wenn ich das W / L erhöht, auch der Strom groß ist, ist es nicht mein Wunsch. so bin ich verblüfft! [Size = 2] [color = # 999999] Hinzugefügt nach 22 Minuten: [/color] [/size] Ich denke, die wL von L2 ist zu groß danke vale!
 
versuchen, Gate-Bereiche von FETs in L2 zu reduzieren. Es kann eine schwere Kappe Last der vorangegangenen Wechselrichter werden. wieder Rabaey Buch verweisen zur Optimierung kaskadiert Wechselrichter [quote = gdhp] Hallo vale der W / L ist 2/0.34 und 6/0.34 der L2-Wechselrichter. In meiner Schaltung, die Verzögerung etwa 2-4ns ist, ist es zu groß, um meine requiment. Aber wenn ich das W / L erhöht, auch der Strom groß ist, ist es nicht mein Wunsch. so bin ich verblüfft! [Size = 2] [color = # 999999] Hinzugefügt nach 22 Minuten:! [/Color] [/size] Ich denke, die wL von L2 ist zu groß danke vale [/quote]
 
Wie wäre es mit Abnahme der lenth aller Transistor? Hast du es versuchen?
 
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