Design-Ansicht

[no_mad]

Hallo, In einem Design mit Single Taktschema und der Ausgang ist eine Impulsfolge. Die Herausforderung ist die Pulsfolgefrequenz ist dieselbe Geschwindigkeit, mit der Hauptuhr (die einzige Uhr). Basierend auf ur Erfahrung kann ich registriert (flop) mein Ausgangssignal? Soweit ich weiß, kann ich nicht tun, da es die gleiche Geschwindigkeit, mit der Hauptuhr hat. Kann ich Frequenzvervielfacher meine Hauptuhr doppelt so, dass ich meine Leistung Flop kann getaktet? Wenn ja, was sind die Design-Überlegungen, die ich brauche dafür Sorge zu tragen? Bitte geben Sie mir Ihre Meinung. Danke im Voraus, no_mad

 

[nitu]

Sie haben Signal mit derselben Frequenz wie die clk. So, jetzt wollen die dieses Signal einrasten. Betrachten wir den Fall, dass Ihr Signal erreicht die FF (Flip-Flop)-Eingang vor der Setup-Zeit und bleiben gleich bis zu seiner holdtime dann können Sie praktisch Riegel dieses .. Sie können dies durch die Einführung einiger Phasendifferenz betwen das Signal clk und die wichtigsten clk tun ...