Deshalb sind wir für die funktionale Verifikation gehen

[ikru26]

kann jemand mir sagen, über den Unterschied zwischen funktionalen verificatiopn. formalen Verifikation und Durchsetzung Verifikation .. und was sind die Werkzeuge für die es verwendet.

 

[barkha]

Functional Verification ist der Prozess der Überprüfung, ob ein Design richtig funktioniert wie in der architektonischen und funktionalen Spezifikationen beschrieben. Es richtet sich an die logische Konstruktion des Produkts, und in der Regel davon aus, dass das physische Design-Prozess unabhängig ist. In Assertion-basierte Verifikation, sind RTL Aussagen zur Entwurfsidee in einer überprüfbaren Form zu erfassen, wie das Design erstellt wird, bietet portable Monitore, die für korrektes Verhalten zu überprüfen. Während der Simulation zu verbessern Behauptungen Beobachtbarkeit Abdeckung, so dass die Quelle eines Fehlers evident. Simulation Debug-Zeit stark reduziert. Als Ziele für die formale Verifikation, zur Verbesserung der Steuerbarkeit Behauptungen Abdeckung. Link für gute Artikel - http://www.techonline.com/community/ed_resource/feature_article/21077 http://www.synopsys.com/products/s...ses/course_pages/past_courses/EE352/FV1.html http://www.cs.virginia.edu/ ~ eas9d / papers/fmics.05.pdf

 

[sp]

i tot gibt es 2 Arten für diesen Aspekt ... funktionalen Verifikation und Timing-Verifizierung ... funktionalen Verifikation ist nur für die Prüfung, ob die Ausgabe wie erwartet wthout betrachten die Timing-Problem Timing-Verifizierung beinhalten alles, was ... richtig? regards, sp

 

[yjkwon57]

Hallo. Formale Verifikation kann aus zwei Blickwinkeln betrachtet werden: Die eine ist Model Checking und die andere ist die Gleichwertigkeit überprüft. Model-Checking ist es, die Äquivalenz zwischen der Spezifikation und den Entwurf zu prüfen. Gleichwertigkeit Prüfung ist es, das ursprüngliche Design und die transformierten Design-Check. Hier sind die Beispiele der transformierten entwerfen, Back-Design mit Anmerkungen, etc., die aus dem ursprünglichen Entwurf, sagen wir, VHDL oder Verilog HDL-Design erreicht wird synthetisiert. By the way, ist das Ziel der funktionalen Simulation Überprüfung der Logik des Entwurfs von der Funktionalität Sicht. Die funktionale Simulation ist sehr wichtig, in den Design-Flow bei einigen Debugging erforderlich.

 

[ikru26]

so ist die funktionale Verifikation und formale verificationa sind die gleichen .. Was sind die Werkzeuge für unterschiedliche Prüfungen eingesetzt.