Clock-Ausgang von FPGA

[kirill]

Hallo! Xilinx Spartan 6 Gibt es irgendeine Methode zur Ausgabe von FPGA-Takt, mit der Ausnahme, ODDR2 Komponente? Ich brauche die Ausgabe auf externen Schaltung geteilt oder vervielfacht Taktsignal von PLL. Wenn ich die Ausgabe von PLL zuweisen Ausgabe von VHDL-Modul versucht, erzeugen ISE Fehler über unroutebaren Situation und schlägt zu oddr2 oder Einschränkung NET "XXX" CLOCK_DEDICATED_ROUTE = FALSE verwenden (kann Signalbitversatzes verursachen). FPGA-Pins hat GCLK, die unmittelbar mit globalen Takt net anhängen durch bufgs, wenn ich beigefügt Ausgang der PLL zu GCLK versucht, passiert den gleichen Fehler. Also, um Ausgangstakt Ich muss nur ODDR2 verwenden, oder schreiben Sie einschränken, keine anderen Methoden?

 

[mrflibble]

Da soweit ich für einen Spartan-6-weiß, es gibt keine dedizierten Taktausgänge , könnte man ja gerne einen ODDR2 als Clock-Ausgang verwenden. Feed es mit clk und ~ clk für C1 und C2 jeweils mit einem 0 und 1 jeweils für die beiden Dateneingänge der ODDR2 primitiv.

 

[kirill]

danke für die Antwort! Ja, ich habe bereits mit einer Hilfe oddr2 getan. Aber es ist interessant, wenn wir Pads, die zur globalen Uhr Netz angeschlossen, warum wir sie als Eingänge nutzen können, und kippe sie als Ausgänge gewidmet haben? "Da, soweit ich für einen Spartan-6-weiß, es gibt keine dedizierten Taktausgänge" do anderen FPGAs haben Ausgänge gewidmet?