S
senthilkumar
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Hai. Ich schreibe den Code wie folgt library IEEE; verwenden IEEE.STD_LOGIC_1164.ALL; verwenden IEEE.STD_LOGIC_ARITH.ALL; verwenden IEEE.STD_LOGIC_UNSIGNED.ALL; - Entfernen Sie die folgenden Zeilen zu den Erklärungen, die Nutzung - für die Instanziierung Xilinx primitive Komponenten zur Verfügung gestellt . - Bibliothek UNISIM; - Verwendung UNISIM.VComponents.all; Einheit vga ist Port (clk_raw: in std_logic; vsync: out std_logic; hsync: out std_logic; r: out std_logic_vector (1 downto 0); g: out std_logic_vector (1 downto 0); b: out std_logic_vector (1 downto 0)); Ende vga; Architektur Behavioral von vga konstant CounterXMax: INTEGER: = 767, - konstante CounterYMax: INTEGER: = 31; Signal clk_div: std_logic_vector (1 downto 0) ; Signal clk: std_logic; Signal Zählerx: std_logic_vector (9 downto 0); Signal CounterY: std_logic_vector (9 downto 0); Signal vga_HS: std_logic; Signal vga_VS: std_logic; begin-Prozess (clk_raw) beginnen if (clk_raw "Event-und clk_raw = '1 ') then clk_div