Brauchen Clock Gating Design Beratung

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Rogov

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Hallo, Jungs. Wir verwenden Clock-Gating in unserem Projekt. Unsere IP SC-Bibliothek enthält nur eine Art von Clock-Gating Zelle - latch_posedge Der Auszug aus dem Projekt wird hier vorgestellt View attachment 50052 Wie man sehen kann gibt es 2 Uhr.. Domains aus dem Master Clock generiert. Ich habe Zweifel an Richtigkeit dieses Entwurfs. Domain gclk_p ist ok: wenn Master Clock ist deaktiviert (0) gclk_p ist deaktiviert (0). Aber Gültigkeit der Domäne gclk_n in Frage: wenn Master Clock ist deaktiviert (0) gclk_n kann entweder aus (0) oder auf (1) sein. Es hängt vom Wert des EN-Port des Riegels in die Zeit des Abschaltens (0) der Master Clock. Habe ich Recht, diesen Entwurf ist fraglich? Ich denke, es wäre richtiger, um den Wechselrichter direkt nach den Riegel vor Register auf negedge der Master Clock ausgelöst Platz. Vielen Dank im Voraus. Andrew.
 
H Wie Sie sehen können gibt es 2 Uhr Domänen aus dem Master Clock generiert.
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Dann, wenn Master Clock ausgeschaltet ist, sind beide ausgeschaltet. Als Master-Uhr eingeschaltet ist, hängt es von EN.
 
Dann, wenn Master Clock ausgeschaltet ist, sind beide ausgeschaltet. Als Master-Uhr eingeschaltet ist, hängt es von EN.
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Das ist richtig. Aber ist es richtig, so zu tun? Vielleicht verlagern die Wechselrichter der Master Clock, die bestimmte AUS-Zustand des gclk_n zu gewährleisten?
 
wenn EN ist nicht das Gleiche ist es kein Problem, dies zu tun. Zwei Uhr Domains können gleichzeitig aktiviert werden. Sie brauchen nicht Wechselrichter
 
So, dieses Design ist besser? View attachment 50063 PS Wir verwenden auch Internal Scan-Technik, so in der Tat die latch_posedge den Hafen SE hat (ENL = SE | EN). Und TetraMAX nicht wie die Gestaltung mit ungewissem Uhr OFF (wenn Master Clock = 0)-Wert der Register in gclk_n Domain (1'st Variante des Design). Deshalb ist es stellte sich heraus ein Problem.
 
dies ist nicht besser. es ist nur Unterschied. Sie haben gclk_p und gclk_n dephasiert. Es ist alles. Ich verstehe nicht, Ihren Standpunkt. Es gibt kein Problem, ein Taktdomäne off mit tetramax haben. Es ist immer für TFT zum Beispiel getan.
 
Ok. Ich stimme es ist einfach anders. Dann lassen Sie uns auf eine andere Frage :) bewegen Ich habe Verletzung C1 auf der Domain gclk_n gefangen: Clock Rule: C1 Clock PIs off gescheitert zu zwingen off Takteingang N von Scan-SI (G). Default Severity: Error Das ist wahr. Als Master Clk = 0, dann gclk_n = X. Also sollte ich einfach ignorieren, dass? Vielen Dank für Antworten :)
 
Als Master Clock = 0, clk von gated Zelle gleich 1 ist. dann die Verriegelung ist transparent und gclk_n hängt von EN. Während Ihres Sequenz im Scan-Modus, EN = 1 gesetzt eingeben. wenn EN = 1, gclk_n = nicht (Master Clock), auch wenn Master clock = 0;
 
Nein! Master Clock = 0 -> CLK (latch_posedge) = 1 -> latch_posedge ist in HOLD Zustand -> gclk_n = (ENT | SEt), wobei: ENT - Wert von EN im Moment des Übergangs von Master Clock von '1 'auf' 0 '; Set - Wert der SE im Moment des Übergangs von Master Clock von '1' auf '0 '. 'C1' check wird durch TetraMAX durch Abschalten der Uhr primäre Eingänge (dh Master Clock) perfomed. Dann werden beide ENt und SET sind nicht definiert (X).

<span style="color: grey;"><span style="font-size: 10px">---------- Post um 00:20 Uhr hinzugefügt ---------- Vorherige Nachricht wurde um 00:14 ----------</span></span>
Vielleicht tetramax Voraussetzung muss nicht erfüllt werden ... Ich bin ein echter Neuling auf diesem Gebiet. Ich habe nur 3 Monate Erfahrung:) Deshalb habe ich einige Zweifel haben ist.
 
Deshalb HNO und gesendet werden, nicht definiert? wenn Sie Tetramax läuft, brauchen Sie eine Sequenz zu Ihrem Design in Scan-Modus zu versetzen. Ich denke, EN kommt aus einem Register. Während dieser Sequenz in dieses Register schreiben, zum Beispiel. Aber in Scanmode Sie sollten in der Lage sein SEN Kontrolle, dann kontrollieren. Wenn Sie dies nicht tun, gibt es ein Problem in Ihrem Design.
 
Ok. Nach setup_macro Ausführung habe ich SE = 0; EN = X. Haben Sie im Register Controlling EN schreiben vor? Ich denke, es ist nicht üblich ... Während setup_macro es soll JTAG-Controller-Setup

<span style="color: grey;"><span style="font-size: 10px">---------- Post um 00:37 Uhr hinzugefügt ---------- Vorheriger Beitrag wurde am 00.36 ----------</span></span>
und EN ist nur einige interne Register gesteuert
 
In der Tat, thougth I nach EN von JTAG registrieren, aber kontrollieren, ob EN durch ein internes Register gesteuert wird. Warum EN = X, dieses Register sollte während der Setup-Makro zurückgesetzt.
 
Ok, ich glaube, diese Frage als gelöst werden kann. Unsere Clock-Gating Design ist ok, aber es ist irgendwie spezielle :) viel Dank! Ich dachte mir, es aus! :-D Great-Forum!
 
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