Bitte leiten Sie mich zu diesem Zeitdiagramm Match

K

kurukuru

Guest
Die Befestigung erfolgt Zeitdiagramm DAC-Codec IC PCM3008 (16 bit seriell), dass ich Schnittstelle mit FPGA möchten. Wie in der Abbildung habe ich schon schaffen LRCK (das Sampling freq. 32kHz) und BCK (das ist etwas verlagert freq. 512kHz) durch dividieren meine Takteingang. Das Problem ist, ich weiß nicht, wie zu erkennen, wenn zu Beginn shif meine Daten aus dem ersten Bit zum letzten Bit bzw. seit LRCK und BCK ist frei von Anfang an laufen. Würde jemand mich leiten von mir einige Führer? VHDL-Code auch zu schätzen ebenso wie andere schlägt. Danke
 
Ich habe schon zu schaffen LRCK (das Sampling freq. 32kHz) und BCK (das ist etwas verlagert freq. 512kHz)
nicht korrekt. Auch in Ihrer unklar Diagramm (es gibt viel bessere in jedem TI PCM-Chip Datenblatt), sehen Sie, dass BCK muss mindestens 32 * fs bzw. 1024 kHz werden.
Ich weiß nicht, wie zu erkennen, wenn zu Beginn Verschiebung meiner Daten.
LRCK ist die Frame-Synchronisation.
 
Vielen Dank FVM für Sie zu beantworten. Sorry for my dumm Fehler auf BCK. Aber können Sie erklären, dass mehr LRCK Frame-Synchronisation ist. Für meine zu verstehen, muss ich alle meine L-Kanal-Audio bei '1 Verschiebung "der LRCK und R-Kanal bei '0 'von LRCK. Aber was ich möchte Sie fragen, ist, wenn meine digitalen Daten bereit ist zu richten an, die ich nicht kenne, wenn sie auf diese Zeit-Diagramm, gibt es bessere Wege, um Timing-Diagramm als die Verwendung Verriegelung zu schaffen, um steigende egge von LRCK erkennen dann Zählvariable Parameter-und Shift-Din an BCK Zeitpunkt zu erfüllen. Vielen Dank im Voraus.
 
Hallo, Sagen Sie Ihre Verschiebung Uhr BitClk und langsamer Uhr FrameClk . So für Ihren Fall BitClk = FrameClk x 32. Also, wenn posedge von FrameClk in BitClk Domain erkannt Sie brauchen, um shiting Ihre Daten, die 32-Bit breit ist. Sie finden diese staisfactorly als FrameClk erreichen = BitClk/32. So am nächsten steigenden Flanke des FrameClk Ihre Daten werden bei löschte zur Verfügung. Gleicher Weise auf reciver Seite Sie zu tun haben. - Shitansh Vaghela
 
Vielen Dank shitansh, Meinten Sie legte beide BCK und LRCLK in der Empfindlichkeit bei der Prozess-und dann so etwas wie erkennen steigenden Flanke des LRCLK starten Sie dann shift meine digitalen Daten mit BCK? Aber ich weiß, bedeuten steigende Flanke erkennen nur lach und Doppel-Verriegelung dann den Vergleich sowohl zu steigenden Flanke zu finden. Glauben Sie, dass dies der beste Weg, um steigende Flanke erkennen oder wenn es andere Wege gibt pls sag es mir.
 
[Quote = Kurukuru] Meinten Sie legte beide BCK und LRCLK in der Empfindlichkeit bei der Prozess-und dann so etwas wie [/quote] Ich bin nicht bekommen, was Sie bitte verstehen Sie es noch deutlicher [quote = Kurukuru] erkennen steigenden Flanke des LRCLK starten Verschiebung meiner digitalen Daten mit BCK? [/Quote] Ja genau das was Sie tun müssen. [Quote = Kurukuru] Aber ich weiß, bedeuten steigende Flanke erkennen nur lach und Doppel-Verriegelung dann den Vergleich sowohl zu steigenden Flanke zu finden. Glauben Sie, dass dies der beste Weg, um steigende Flanke erkennen oder wenn es andere Wege gibt pls sag es mir. [/Quote] Ja, das ist eine Möglichkeit, Sie tun dies kann ein weiterer Weg, um steigende Flanke FrameClk in BitClk Domain zu erkennen ist FSM. Aber nur synchronisierte Ausgabe in diesem. Ich hoffe, diesen Link können Sie sich für diese Hilfe. Dies ist Simulationsergebnis befestigt verilog Datei. http://images.elektroda.net/50_1252300669.jpg - Shitansh Vaghela
 
Vielen Dank noch einmal shitansh ich endlich abgestimmt diesem Zeitdiagramm und lassen Sie sich von meinem Codec IC schon. By the way, ist es immer noch eine Menge Lärm. Ich denke kann, weil durch sein un-weiter CODEC Dateneingabe Ursache von meinem Code, ich werde fix bin.
 
Die Befestigung erfolgt Zeitdiagramm DAC-Codec IC PCM3008 (16 bit seriell), dass ich Schnittstelle mit FPGA möchten. Wie in der Abbildung habe ich schon schaffen LRCK (das Sampling freq. 32kHz) und BCK (das ist etwas verlagert freq. 512kHz) durch dividieren meine Takteingang. Das Problem ist, ich weiß nicht, wie zu erkennen, wenn zu Beginn shif meine Daten aus dem ersten Bit zum letzten Bit bzw. seit LRCK und BCK ist frei von Anfang an laufen. Würde jemand mich leiten von mir einige Führer? VHDL-Code auch zu schätzen ebenso wie andere schlägt. Danke
 
Ich habe schon zu schaffen LRCK (das Sampling freq. 32kHz) und BCK (das ist etwas verlagert freq. 512kHz)
nicht korrekt. Auch in Ihrer unklar Diagramm (es gibt viel bessere in jedem TI PCM-Chip Datenblatt), sehen Sie, dass BCK muss mindestens 32 * fs bzw. 1024 kHz werden.
Ich weiß nicht, wie zu erkennen, wenn zu Beginn Verschiebung meiner Daten.
LRCK ist die Frame-Synchronisation.
 
Vielen Dank FVM für Sie zu beantworten. Sorry for my dumm Fehler auf BCK. Aber können Sie erklären, dass mehr LRCK Frame-Synchronisation ist. Für meine zu verstehen, muss ich alle meine L-Kanal-Audio bei '1 Verschiebung "der LRCK und R-Kanal bei '0 'von LRCK. Aber was ich möchte Sie fragen, ist, wenn meine digitalen Daten bereit ist zu richten an, die ich nicht kenne, wenn sie auf diese Zeit-Diagramm, gibt es bessere Wege, um Timing-Diagramm als die Verwendung Verriegelung zu schaffen, um steigende egge von LRCK erkennen dann Zählvariable Parameter-und Shift-Din an BCK Zeitpunkt zu erfüllen. Vielen Dank im Voraus.
 
Hallo, Sagen Sie Ihre Verschiebung Uhr BitClk und langsamer Uhr FrameClk . So für Ihren Fall BitClk = FrameClk x 32. Also, wenn posedge von FrameClk in BitClk Domain erkannt Sie brauchen, um shiting Ihre Daten, die 32-Bit breit ist. Sie finden diese staisfactorly als FrameClk erreichen = BitClk/32. So am nächsten steigenden Flanke des FrameClk Ihre Daten werden bei löschte zur Verfügung. Gleicher Weise auf reciver Seite Sie zu tun haben. - Shitansh Vaghela
 
Vielen Dank shitansh, Meinten Sie legte beide BCK und LRCLK in der Empfindlichkeit bei der Prozess-und dann so etwas wie erkennen steigenden Flanke des LRCLK starten Sie dann shift meine digitalen Daten mit BCK? Aber ich weiß, bedeuten steigende Flanke erkennen nur lach und Doppel-Verriegelung dann den Vergleich sowohl zu steigenden Flanke zu finden. Glauben Sie, dass dies der beste Weg, um steigende Flanke erkennen oder wenn es andere Wege gibt pls sag es mir.
 
[Quote = Kurukuru] Meinten Sie legte beide BCK und LRCLK in der Empfindlichkeit bei der Prozess-und dann so etwas wie [/quote] Ich bin nicht bekommen, was Sie bitte verstehen Sie es noch deutlicher [quote = Kurukuru] erkennen steigenden Flanke des LRCLK starten Verschiebung meiner digitalen Daten mit BCK? [/Quote] Ja genau das was Sie tun müssen. [Quote = Kurukuru] Aber ich weiß, bedeuten steigende Flanke erkennen nur lach und Doppel-Verriegelung dann den Vergleich sowohl zu steigenden Flanke zu finden. Glauben Sie, dass dies der beste Weg, um steigende Flanke erkennen oder wenn es andere Wege gibt pls sag es mir. [/Quote] Ja, das ist eine Möglichkeit, Sie tun dies kann ein weiterer Weg, um steigende Flanke FrameClk in BitClk Domain zu erkennen ist FSM. Aber nur synchronisierte Ausgabe in diesem. Ich hoffe, diesen Link können Sie sich für diese Hilfe. Dies ist Simulationsergebnis befestigt verilog Datei. http://images.elektroda.net/50_1252300669.jpg - Shitansh Vaghela
 
Vielen Dank noch einmal shitansh ich endlich abgestimmt diesem Zeitdiagramm und lassen Sie sich von meinem Codec IC schon. By the way, ist es immer noch eine Menge Lärm. Ich denke kann, weil durch sein un-weiter CODEC Dateneingabe Ursache von meinem Code, ich werde fix bin.
 

Welcome to EDABoard.com

Sponsor

Back
Top