K
kurukuru
Guest
Die Befestigung erfolgt Zeitdiagramm DAC-Codec IC PCM3008 (16 bit seriell), dass ich Schnittstelle mit FPGA möchten. Wie in der Abbildung habe ich schon schaffen LRCK (das Sampling freq. 32kHz) und BCK (das ist etwas verlagert freq. 512kHz) durch dividieren meine Takteingang. Das Problem ist, ich weiß nicht, wie zu erkennen, wenn zu Beginn shif meine Daten aus dem ersten Bit zum letzten Bit bzw. seit LRCK und BCK ist frei von Anfang an laufen. Würde jemand mich leiten von mir einige Führer? VHDL-Code auch zu schätzen ebenso wie andere schlägt. Danke