Bezüglich synthetisierbaren DELAY Konzept ...

[rakesh_aadhimoolam]

Hallo ....... können wir in der Lage sein, eine synthetisierbaren Verzögerung Modell zu machen ..... i mean "" "" bei einer 1 MHz-Signal ist nach einer 1 ms Verzögerung ausgegeben werden muss und es shoold VHDL-Code für sie die synthetisierbaren ist """"""

 

[spauls]

Nein, Synthese-Tool ignoriert alle Arten von Verzögerungen

 

[steven852]

ja, Synthese-Tools ignorieren alle Delay-Lines, außer Sie "dont_touch"-Befehl zu verwenden.

 

[bansalr]

Die abstrakte Weise verzögern kann mit delayingw.rt Taktfrequenz verwendet werden. dh einführen FLIP FLOP oder verwenden Sie eine RAM zu verzögern, wenn es eine mulitple der Takt beträgt.

 

[vipulsinha]

Ja, Sie können tun, aber die Synthese-Tool einfach ignoriert die AFTER-Klausel, wenn Sie werden. Der beste Weg zu tun, ist mit einem Zähler und Ausgabe der Design-Ausgabe nach bestimmten Zählerstand, dass Ihr Verzögerung vipul erfüllt machen