Befestigung Frequenz in post-Synthese-Simulation

[nikhilindia85]

hallo guyz.i haben eine 32-Bit-MIPS processor.i mein Design synthetisiert wurden in Trittfrequenz RTL compiler.i entworfen haben Taktperiode als 15000picosec in synthesis.i definiert haben kritische Verzögerung von 9000ps und locker 6000ps.so von kritischen Verzögerung meiner max freq ist atleast 100Mhz.but mein Design funktioniert nicht bei 100mhz.some Ausgangssignal nicht in der Lage, die Ausgänge an 100mhz.design produzieren funktioniert nur bei 10mhz.why es geschieht und wie können wir verbessern clk freq

 

[sumit_techkgp]

Es gibt keinen Weg u verbessern können. Bitte überprüfen Sie, ob die Einschränkungen richtig ist oder nicht angewendet werden. Still, wenn u solche Probleme bekommen, ich denke, u müssen Pipeline den Datenpfad. Prüfen Sie auch Ob die Ports sind eingetragene oder nicht, ist dies sehr wichtig, da u versuchen, in ein wenig höhere Geschwindigkeit zu synthetisieren!

 

[nikhilindia85]

wie Pipeline-tha kritischen path.actually i das Konzept der piupeline wissen, aber ich weiß nicht, wie Sie sich bewerben it.plz jeder kann auf sie eingehen.