Auf der Suche nach UniSim Bibliothek für Active-HDL

[R2_artur]

Hallo, ich benutze Active-HDL (Aldec) 7,2 Student Edition, und ich habe Probleme mit UniSim hinzugefügt. Ich kann nicht aktualisieren Bibliothek-Modul von Aldec Website, ich weiß nicht warum. Fehler Massage - Sie haben nicht 1643.07.02 Version, aber ich habe 1644.02.07 SE und gibt einige Probleme, so dass ich wirklich brauchen, Dateien mit UniSim hinzugefügt. Könnten Sie laden es für mich oder vielleicht haben Sie endlich Projekt mit uart16550 bekam. Thx

 

[rsrinivas]

einfach wäre laden Sie es direkt von Xilinx. oder um mich ur Mail-ID

 

[R2_artur]

kjik2.r2 (at) gmail.com Danke

 

[buts101]

Schicken Sie mir auch gleich hinzugefügt ... ashish.batajoo @ gmail.com

 

[R2_artur]

@ Rsrinivas thx viel, schickte ich E-Mail an Sie mit wenig fragen, oder vielleicht noch einige andere Benutzer hat bekam *. lib-Datei aus UniSim Bibliothek, denn ohne diese Header-Datei konnte ich nicht Atach Bibliothek Aldec. Meine E-Mail: kjik2.r2 (at) gmail.com Danke.

 

[R2_artur]

Hallo, ich habe neues Problem und brauchen neue Lösung Komponente LUT4 - Synthese translate_off Generika (INIT: bit_vector: = X "16") - Synthese translate_on Port (O: out std_logic; I0: in std_logic; I1: in std_logic; I2: in std_logic; I3: in Std_ulogic); End-Komponente; Attribut INIT: string; Attribut INIT von mux1_lut: Label "E4FF"; beginnen - von 8 bis 1 Multiplexer parallele Datenströme auf serielle mux1_lut konvertieren: LUT4 - Synthese translate_off generischen Karte (INIT => X "E4FF") - Synthese translate_on Port Karte (I0 => bit_select (0), I1 => data_in (0), I2 => data_in (1), I3 => Tx_run, O => data_01) und Compiler --- # Fehler: ELAB1_0020: kcuart_tx.vhd: (227, 0): Arten nicht für Generika "INIT" übereinstimmen. Was ist falsch?