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narutomo

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Ich bin 10 Jahre Erfahrung ASIC / VLSI Design Engineer mit umfangreichen knowladge im SoC fließen, RTL-Codierung (Verilog / VHDL), Synthesis (RC von Cadence, Synopsys DC aus), Timing-Analyse (Primetime), Formale Verifikation (Conformal, Cadence ), Drehbücher (csh, BSH, Tcl / Tk, Perl, awk / sed), etc. Momentan bin ich frei und offen für Ihre Angebote. Sie sind willkommen, schickt mir eine für jede Frage. Sie sind willkommen, schickt mir eine Mail an just@biz.by . Skype: dmitryldm
 

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