68020 dynamisches "Datenbus sizing"

[Jo'ogn Oppermann]

Ich will mal von einem 68K Projekt "aufsteigen" auf ein 68020er,
da der hier so lieblos rumliegt (privat, ich weiß das die etwas aus der Mode sind)

Laut Datenblatt schlägt Motorola eine nicht ganz unaufwendige Schaltung vor,
mit der Chip-Selects generiert werden können, die sich auf die 4 Bytes des
Busses beziehen. zB ODER mit 5 Eingängen etc... D.h. der TTL-Aufwand wird etwas
größer. Hat jmd noch irgendwelche angestaubten Erfahrungen, ob's dafür eine
"smarte" (also "kleine") Lösung gab, oder bleibt notfalls nur ein GAL/PAL?

Danke

 

[Georg Acher]

In article <3F8EC4A1.FB28526C@gmx.de>,
Jo'ogn Oppermann <jospam@gmx.de> writes:
|>
|> Ich will mal von einem 68K Projekt "aufsteigen" auf ein 68020er,
|> da der hier so lieblos rumliegt (privat, ich weiß das die etwas aus der
|> Mode sind)

Aber trotzdem schön...

|> Laut Datenblatt schlägt Motorola eine nicht ganz unaufwendige Schaltung vor,
|> mit der Chip-Selects generiert werden können, die sich auf die 4 Bytes des
|> Busses beziehen. zB ODER mit 5 Eingängen etc... D.h. der TTL-Aufwand wird etwas
|> größer. Hat jmd noch irgendwelche angestaubten Erfahrungen, ob's dafür eine
|> "smarte" (also "kleine") Lösung gab, oder bleibt notfalls nur ein GAL/PAL?

Wo ist das Problem genau? Wenn du nur einen 16Bit Bus haben willst, schliesst du
alles an D(31:16) an und wertest bei DSIZ=(1 Byte) (weiss den genauen code
nicht mehr) und A0 aus, um UDS/LDS zu "erzeugen". DSACK sollte bei Bytezugriffen
wohl auch auf Word-Ack reagieren.

--
Georg Acher, acher@in.tum.de
http://wwwbode.in.tum.de/~acher
"Oh no, not again !" The bowl of petunias

 

[MaWin]

Jo'ogn Oppermann <jospam@gmx.de> schrieb im Beitrag <3F8EC4A1.FB28526C@gmx.de>...

Ich will mal von einem 68K Projekt "aufsteigen" auf ein 68020er,
da der hier so lieblos rumliegt (privat, ich weiß das die etwas aus der Mode sind)

Laut Datenblatt schlägt Motorola eine nicht ganz unaufwendige Schaltung vor,
mit der Chip-Selects generiert werden können, die sich auf die 4 Bytes des
Busses beziehen. zB ODER mit 5 Eingängen etc... D.h. der TTL-Aufwand wird etwas
größer. Hat jmd noch irgendwelche angestaubten Erfahrungen, ob's dafür eine
"smarte" (also "kleine") Lösung gab, oder bleibt notfalls nur ein GAL/PAL?

Ich wuerde auf jeden Fall in einem neuen Design ALLE zusaetzliche

Logic (glue chips) in einem grosszuegig grossen CPLD verstecken.
Nicht bloss weil sie schneller sind, ein einfacheres Platinenlayout
bieten und so lange umprogrammiert werden koennen bis alles
funktioniert, sondern die Platine wird sicherlich auch kleiner und
damit billiger.
--
Manfred Winterhoff, reply-to invalid, use mawin at despammed.com
homepage: http://www.geocities.com/mwinterhoff/
de.sci.electronics FAQ: http://dse-faq.elektronik-kompendium.de/
Read 'Art of Electronics' Horowitz/Hill before you ask.
Lese 'Hohe Schule der Elektronik 1+2' bevor du fragst.

 

[J. Oppermann]

MaWin wrote:

Ich wuerde auf jeden Fall in einem neuen Design ALLE zusaetzliche
Logic (glue chips) in einem grosszuegig grossen CPLD verstecken.
ok, also Zeit, was "neues" zu lernen.

Nicht bloss weil sie schneller sind, ein einfacheres Platinenlayout
bieten und so lange umprogrammiert werden koennen bis alles
funktioniert, sondern die Platine wird sicherlich auch kleiner und
damit billiger.
das muß sich dann privat noch zeigen (;