44/68 Pin CPLD mit vielen Macrozellen

U

Ulrich Prinz

Guest
Hallo!

Ich habe ein Problem. Ich möchte einige von mir bisher über separate
Bausteine glöste Funktionen einer Platine ( Timer / USART) in einem
CPLD/FPGA zusammenfassen. Dazu bräuchte ich jede menge Register, also
Macrozellen. Da mir die Möglichkeit für SMD-Löten fehlt suche ich einen
Baustein mit vielen Macrozellen aber wenig Pinnen, da ich von letzteren
eh nur wenige brauche. Bei Xilinx, Altera und Atmel bin ich da leider
nicht fündig geworden. Kennt jemand soetwas?
Bei den FPGAs habe ich noch wenig Übersicht, bisher setze ich
ausschließlich die XilinX XC9500 ein.

Danke schon mal

Ulrich
 
Hallo Ulrich,

das groesste FPGA von Xilinx im PLCC84-Gehaeuse ist das XCS10-PC84.
14x14 CLB-Matrix, insgesamt ca. 400 nutzbare Flip-Flops, nach
Xilinx-Rechnung 10k Gatter. Fuer einen UART und einen Timer sollte das
schon reichen, aber ein ATMEGA8 ist sicher billiger...

Gruss
Hartmut
 
Hartmut Schaefer wrote:

Hallo Ulrich,

das groesste FPGA von Xilinx im PLCC84-Gehaeuse ist das XCS10-PC84.
14x14 CLB-Matrix, insgesamt ca. 400 nutzbare Flip-Flops, nach
Xilinx-Rechnung 10k Gatter. Fuer einen UART und einen Timer sollte das
schon reichen, aber ein ATMEGA8 ist sicher billiger...
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Hehe, ich wußte das soetwas kommt. :)

Nein ich kann keinen ATmega8 oder ATtinyXY dafür einsetzen, weil die
Platine an einem anderen Prozessorsystem hängt. Ich fürchte, dass der AT
nicht schnell genug ist, einen kompletten Prozessorbus zu emulieren.

Gruss
Hartmut
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"Ulrich Prinz" <ulr.prinz@t-online.de> schrieb
Da mir die Möglichkeit für SMD-Löten fehlt suche ich einen
Baustein mit vielen Macrozellen aber wenig Pinnen,
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An wieviele Makrozellen dachtest du denn ?
bzw. wieviele FFs benötigst du ?
Dann denke ich könnte man das etwas leichter beantworten...

cu
 
Hallo Ulrich,

Ich habe ein Problem. Ich möchte einige von mir bisher über separate
Du hast zwei Probleme.... :))
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Macrozellen. Da mir die Möglichkeit für SMD-Löten fehlt suche ich einen
Baustein mit vielen Macrozellen aber wenig Pinnen, da ich von letzteren
eh nur wenige brauche. Bei Xilinx, Altera und Atmel bin ich da leider
nicht fündig geworden. Kennt jemand soetwas?
Tja, leider machen sich 5 Millionen Gatter besser in Veröffentlichungen,
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als ein "GAL14V14" im 16-Pin Gehäuse...
Warum nicht auf der "Lötseite" dazulernen. Ein 100er TQFP lässt sich mit ein
wenig Übung, Löthonig und Entlötlitze auch mit einer normalen Lötstation
mit einer Bleistiftspitze gut und zuverlässig löten. Man muss dann halt
in Platinen mit Lötstopplack investieren.

tschuessle
Bernhard
 
Wenn 64 Makrozellen (2000 Gatter) genügen, kann man den CPLD von Lattice
ispLSI1016 verwenden. Der hat ein PLCC44-Gehäuse. Verschiedene Typen davon
gibt es z.B. bei Reichelt. Datenblätter sind beim Hersteller zu finden. Ich
verwende das Ding für kleinere Steuerungsaufgaben (Fahrstuhl u.ä.)

Gruß Uwe


"Ulrich Prinz" <ulr.prinz@t-online.de> schrieb im Newsbeitrag
news:bo59co$sre$01$1@news.t-online.com...
Hallo!

Ich habe ein Problem. Ich möchte einige von mir bisher über separate
Bausteine glöste Funktionen einer Platine ( Timer / USART) in einem
CPLD/FPGA zusammenfassen. Dazu bräuchte ich jede menge Register, also
Macrozellen. Da mir die Möglichkeit für SMD-Löten fehlt suche ich einen
Baustein mit vielen Macrozellen aber wenig Pinnen, da ich von letzteren
eh nur wenige brauche. Bei Xilinx, Altera und Atmel bin ich da leider
nicht fündig geworden. Kennt jemand soetwas?
Bei den FPGAs habe ich noch wenig Übersicht, bisher setze ich
ausschließlich die XilinX XC9500 ein.

Danke schon mal

Ulrich
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Uwe Berger schrieb:
Wenn 64 Makrozellen (2000 Gatter) genügen, kann man den CPLD von Lattice
ispLSI1016 verwenden. Der hat ein PLCC44-Gehäuse. Verschiedene Typen davon
gibt es z.B. bei Reichelt. Datenblätter sind beim Hersteller zu finden. Ich
verwende das Ding für kleinere Steuerungsaufgaben (Fahrstuhl u.ä.)
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XC9572 hat 72 MC im selben Gehäuse, und den dürfte der OP schon kennen...

--
Dipl.-Ing. Tilmann Reh
Autometer GmbH Siegen - Elektronik nach Maß.
http://www.autometer.de

==================================================================
In a world without walls and fences, who needs Windows and Gates ?
(Sun Microsystems)
 
Hallo Ulrich,

Nein ich kann keinen ATmega8 oder ATtinyXY dafür einsetzen, weil die
Platine an einem anderen Prozessorsystem hängt. Ich fürchte, dass der AT
nicht schnell genug ist, einen kompletten Prozessorbus zu emulieren.
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vielleicht reicht es ja, den Prozessorbus mit einem kleineren CPLD zu
implementieren und den Rest doch mit einem Controller zu machen? Das
CPLD im Prinzip als Dual-Port RAM ausreichender Groesse zwischen Bus und
Controller? Naja, da kommt man schon fast in die Komplexitaet von UART
und Timer... Es gibt (gab?) von Microchip auch PICs mit einem "Host
Interface", im Prinzip ein bustauglicher Parallelport.

Gruss
Hartmut
 
Hartmut Schaefer wrote:
Hallo Ulrich,


Nein ich kann keinen ATmega8 oder ATtinyXY dafür einsetzen, weil die
Platine an einem anderen Prozessorsystem hängt. Ich fürchte, dass der AT
nicht schnell genug ist, einen kompletten Prozessorbus zu emulieren.


vielleicht reicht es ja, den Prozessorbus mit einem kleineren CPLD zu
implementieren und den Rest doch mit einem Controller zu machen? Das
CPLD im Prinzip als Dual-Port RAM ausreichender Groesse zwischen Bus und
Controller? Naja, da kommt man schon fast in die Komplexitaet von UART
und Timer... Es gibt (gab?) von Microchip auch PICs mit einem "Host
Interface", im Prinzip ein bustauglicher Parallelport.

Leider ist auch das nicht machbar. Der UART, den ich verwenden muss ist
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einer, der auch Synchronmodus kann. Das gibt es heute anscheinend kaum
noch. Die ganzen Microcontroller können das nicht und bis auf den Z80SIO
ist mir auch kein weiterer Baustein bekannt, der das noch kann. Mit
einem AVR einen normalen UART in Software zu realisieren habe ich schon
gemacht, aber wenn man da noch das Synchronsystem mit einklemmt, dann
ist das Timing nicht mehr zu halten.

Ich habe auch schon den Grobschlag versucht und nachgesehen, ob es
andere Controller gibt (Toshiba Serien TLCS900 o.Ä.) aber die haben
ebenfalls keinen Synchron-Mode. Sogar bei den Zilog Derivaten des Z80
ist teilweise der Synchronmode rausgeflogen. Zudem haben die alle wieder
T/PQFP>100 Gehäuse, also das, was ich verhindern wollte.

Ich würde ja auch einen SpartanII mit 10k-20k nehmen, wenn es den im
PLCC44 gäbe. Wenn man das Endprodukt genau betrachtet wäre ein FPGA mit
PLCC44 Gehäuse mit ein paar100 Gates ideal. Da käme Z80, 3xSIO, 4xCTC,
RAM, ROM und ein paar I/Os für Dipschalter drinn unter. Aber anscheinend
werden nur FPGAs für Geräte entwickelt, die etliche I/Os brauchen.

Gruß,

Ulrich
 
Marc Keller wrote:

[...]
An wieviele Makrozellen dachtest du denn ?
bzw. wieviele FFs benötigst du ?
Dann denke ich könnte man das etwas leichter beantworten...

cu


Bei meinem aktuellen Versuch erzählt die XilinX Software was von >120
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Macrozellen aber ich habe wohl nur 72 im XC9572...

Gruß,

Ulrich
 
Bernhard Spitzer wrote:

Hallo Ulrich,


Ich habe ein Problem. Ich möchte einige von mir bisher über separate

Du hast zwei Probleme.... :))


Macrozellen. Da mir die Möglichkeit für SMD-Löten fehlt suche ich einen
Baustein mit vielen Macrozellen aber wenig Pinnen, da ich von letzteren
eh nur wenige brauche. Bei Xilinx, Altera und Atmel bin ich da leider
nicht fündig geworden. Kennt jemand soetwas?

Tja, leider machen sich 5 Millionen Gatter besser in Veröffentlichungen,
als ein "GAL14V14" im 16-Pin Gehäuse...
Warum nicht auf der "Lötseite" dazulernen. Ein 100er TQFP lässt sich mit ein
wenig Übung, Löthonig und Entlötlitze auch mit einer normalen Lötstation
mit einer Bleistiftspitze gut und zuverlässig löten. Man muss dann halt
in Platinen mit Lötstopplack investieren.

tschuessle
Bernhard


Hallo Bernhard!
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Naja, ich fürchte ich kann das, was ich hier vorhabe ohnehin nur schwer
der Geschäftsleitung verkaufen. Wenn jetzt auch noch solche Vorschläge
für die Verarbeitung dazukommen, dann hat sich das ganze erledigt. Für
zu Hause löte ich die meine ATmegas im TQFP auch so und es sieht auch
professionell aus, aber das hier in der Bestückung anzulernen...
Aber im Grunde hast Du recht, aber es geht mit der Entlötlitze auch ohne
Lötstopplack. Musst halt vorher ein Bierchen trinken, damit die Hand
ruhiger ist :)

Gruß,

Ulrich
 
Uwe Berger wrote:

Wenn 64 Makrozellen (2000 Gatter) genügen, kann man den CPLD von Lattice
ispLSI1016 verwenden. Der hat ein PLCC44-Gehäuse. Verschiedene Typen davon
gibt es z.B. bei Reichelt. Datenblätter sind beim Hersteller zu finden. Ich
verwende das Ding für kleinere Steuerungsaufgaben (Fahrstuhl u.ä.)

Gruß Uwe
[...
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Hallo Uwe!

Ich setze schon die XilinX XC9572 ein, die bereits 72 Macrozellen haben.
Aber ich brauche für meine erste Idee schon >100 und für das eigentliche
Ziel eher <=200 Macrozellen. Aber max. nur 32 I/Os.

Trotzdem danke

Ulrich
 
Hallo Ulrich,

Naja, ich fürchte ich kann das, was ich hier vorhabe ohnehin nur schwer
der Geschäftsleitung verkaufen. Wenn jetzt auch noch solche Vorschläge
für die Verarbeitung dazukommen, dann hat sich das ganze erledigt. Für
Na wenn's eine Serie geben soll, kann ma es ja auch von jemand bestücken
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lassen "der sich damit auskennt"...
Hierfür hat man ja Dienstleister. Hier lassen wir bei Prototypen mit
BGA auch erstmal bei 5 Platinen der 0-Serie die BGAs von einem Diestleister
auf einem Reparaturplatz bestücken. Der "Konventionelle SMD-Kram" macht
dann wieder ein guter Techniker.

Lötstopplack. Musst halt vorher ein Bierchen trinken, damit die Hand
ruhiger ist :)
Aaah - die richtigen Arbeitsmittel!!
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tschuessle
Bernhard
 
Hi,

Leider ist auch das nicht machbar. Der UART, den ich verwenden muss ist
einer, der auch Synchronmodus kann. Das gibt es heute anscheinend kaum
noch. Die ganzen Microcontroller können das nicht und bis auf den Z80SIO
ist mir auch kein weiterer Baustein bekannt, der das noch kann.
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USARTS der neueren PIC's (z.B. PIC18F442) können einige Modi und haben auch
diesen Slave-Paralel-Port-Mode drin. vielleicht ist das ja das was Du willst.
(OKay die PIC's sind schnarch langsam und scheiße zu programmieren aber mein
Chef steht auf die Teile)


Ich würde ja auch einen SpartanII mit 10k-20k nehmen, wenn es den im
PLCC44 gäbe. Wenn man das Endprodukt genau betrachtet wäre ein FPGA mit
PLCC44 Gehäuse mit ein paar100 Gates ideal. Da käme Z80, 3xSIO, 4xCTC,
RAM, ROM und ein paar I/Os für Dipschalter drinn unter. Aber anscheinend
werden nur FPGAs für Geräte entwickelt, die etliche I/Os brauchen.
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Ja, das ist ein echtes Problem. Für mein aktuelles Projekt bräuchte ich
eigentlich einen bezahlbaren VirtexII im TQFP120 Gehäuse mit 2 oder 3 MGates.
So versuche ich das ganze jetzt in einem VirtexE im PQ240 mit 600 kGates
unterzubringen. BGA kann ich als Hobbyst nicht verarbeiten.

Wer kann eigentlich diese BGA-Gehäuse mit über 1300 Pins verarbeiten in dehnen
die größeren FPGA's so angeboten werden und wer braucht denn 1000 IO's an einem
Chip ?? Selbst aktuelle CPU's haben trotzt 128Bit Speicherinterface und mehreren
Bussen weniger als 1000 Pins und die GPU's mit ihren 256Bit Speicherinterfaces
und AGP-Anschluss haben weniger als 500Pins.

Erik
 
In article <borj0g$q31$08$1@news.t-online.com>,
Erik Spaenig <erik.spaenigREMOVE@seitzinger-popp.de> writes:

|> Wer kann eigentlich diese BGA-Gehäuse mit über 1300 Pins verarbeiten in dehnen
|> die größeren FPGA's so angeboten werden und wer braucht denn 1000 IO's an einem

Kannst du ein BGA, kannst du alle ;-) Nur eine Frage des richtigen Einmessens.

|> Chip ?? Selbst aktuelle CPU's haben trotzt 128Bit Speicherinterface und mehreren
|> Bussen weniger als 1000 Pins und die GPU's mit ihren 256Bit Speicherinterfaces
|> und AGP-Anschluss haben weniger als 500Pins.

Ein Opteron hat schon 940 Pins, wir kommen also schon langsam in die Richtung.

Ein Grossteil dieser Riesen-FPGAs wird übrigens für ASIC-Simulatoren benutzt
(Quickturn und Co). Und da braucht man die IOs, damit die Partitionierung der
Logik auf die Chips halbwegs einfach wird. Diese Simulatoren sind zwar dann
schweineteuer, aber immer noch billiger als ein verbockter grösserer ASIC...

--
Georg Acher, acher@in.tum.de
http://wwwbode.in.tum.de/~acher
"Oh no, not again !" The bowl of petunias
 
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