'01 'Und '00' Bit Recognizer Verilog Code Error!

[EEEngineer]

Hallo an alle, das ist eigentlich eine allgemeine Frage nach der Verilog-Code, die ich versucht habe, um für den letzten 3 Tagen zu kompilieren. Ich bin mit dem Icarus Verilog Compiler. Dies ist ein Problem, wo FSM: In einem Bitstrom-falls '01 'gefunden wird dann drucken Sie ein anderes Kommando wird gesendet, wenn 00 "gefunden wird, dann drucken Sie eine Antwort gesendet wird. Hier unten ist die Verilog-Code und dem Prüfstand und könnte mir jemand bitte sagen Sie mir, wo der Fehler ist .... ------------------------------------------------ ** ----------------------------- ** Verilog-Code: ~ ~ ~ ~ ~ ~ ~ ~ ~ binäre Modul (CLOCK, RESET, CMD_RES, out); Eingabe CMD_RES, RESET, CLOCK-Eingang, Ausgang OUT; reg aus; Parameter [1:0] = S1 2'b00, / / ​​Der Staat Ist / / S2 = 2'b01, / / ​​Zustand, wenn ein 0 empfangen wird / / S3 = 2'b10, / / ​​Staat, wenn eine 1 empfangen wird, so bedeutet es eine CMD gesendet wird / / S4 = 2'b11 ;/ / Staat, wenn eine 0 empfangen wird, so dass es eine RES bedeutet, ist Sen / / reg [1:0] CS; reg [1:0] NS; immer @ (posedge CLOCK oder negedge RESET) begin if (RESET == 1'b1) CS

 

[kermit]

Das die überarbeitete Code:

-Modul binäre (CLOCK, RESET, CMD_RES, out); Eingabe CMD_RES, RESET, CLOCK-Eingang, Ausgang OUT; reg aus; Parameter [1:0] = S1 2'b00, / / ​​Das I. Zustand / / S2 = 2'b01, / / ​​Zustand, wenn ein 0 empfangen wird / / S3 = 2'b10, / / ​​Zustand, wenn ein 1 empfangen wird, so bedeutet es eine CMD gesendet wird / / S4 = 2'b11 ;/ / Staat, wenn eine 0 empfangen wird, so bedeutet es ein RES ist SEN / / reg [1:0] CS; reg [1:0] NS; immer @ (posedge CLOCK oder RESET negedge) if (RESET == 1'b1 ) CS

 

[sudhirkv]

u cant verwenden im Inneren eines Blocks immer zuweisen .... kann sein, dass das Problem .. [Size = 2] [color = # 999999] Hinzugefügt nach 11 Minuten: [/color] [/size] u cant Einsatz innerhalb einer immer Block zuweisen .... kann sein, dass das Problem ..

 

[rsrinivas]

bitte zuerst immer @ (posedge clk oder negedge Reset) zurückgesetzt, wenn == 1'b1 sollte es nicht sein, wenn Reset == 1'b0